Die Fünfte für RISC-Prozessoren Was ist RISC-V?

Anbieter zum Thema

Fujitsu Technology Solutions GmbH

maincubes Holding & Service GmbH

RISC-V (Aussprache: risk-five) ist die quelloffene Spezifikation der fünften Generation einer offenen Befehlssatzarchitektur (ISA) für RISC-Prozessoren (Reduced Instruction Set Computer). Die Spezifikation definiert weder ein bestimmtes Prozessordesign noch eine konkrete Implementierung, sondern den Befehlssatz.

RISC-V und die zugehörige Sammlung von Softwarewerkzeugen entstand ursprünglich unter der Leitung von Professor Krste Asanović im Parallel Computing Laboratory (Par Lab) an der kalifornischen Universität Berkeley (UC Berkeley) mit Unterstützung von Microsoft, Intel, Nvidia, Samsung und anderen. Später wurde die ISA im Aspire Lab der UC Berkeley mit der Finanzierung unter andere. von DARPA (Defense Advanced Research Projects Agency) weiterentwickelt. (Das Akronym ASPIRE steht für „Algorithms and Specializers for Provably optimal Implementations with Resilience and Efficiency“, auf Deutsch „Algorithmen und Spezialisierer für nachweislich optimale Implementierungen mit Ausfallsicherheit und Effizienz“.) Aktuell zeichnet für die Weiterentwicklung von RISC-V das Projekt Aspire verantwortlich.

Die Entstehung von RISC-V-ISA trägt der Tatsache Rechnung, dass der aktuelle Anforderungskatalog für das Design neuer Chips neben der Rechenleistung vor allem ihre Energieeffizienz und cybersicherheitstechnische Aspekte des Betriebs in den Vordergrund stellt.

Die Design-Prinzipien von RISC-V

RISC-V umfasst einen einfachen festen Befehlssatz (fixed base ISA) und einen modularen festen Satz an Standarderweiterungen. Diese Befehlssätze sind unveränderlich, aber erweiterbar. Dadurch soll die Spezifikation eine Fragmentierung verhindern, eine hohe Interoperabilität zwischen unterschiedlichen Implementierungen gewährleisten und gleichzeitig eine hohe Spezialisierung ermöglichen.

Um den Schutz einzelner Komponenten des Software-Stack vor unberechtigtem Zugriff anderer Elemente zu gewährleisten, führt die ISA das Konzept der so genannten Berechtigungsstufen ein. Der Versuch, einen Vorgang auszuführen, der im aktuellen Berechtigungsmodus nicht zulässig ist, löst eine Ausnahme aus.

Jede Berechtigungsstufe verfügt über einen Kernsatz privilegierter ISA-Erweiterungen mit optionalen Erweiterungen und Variationen (einschließlich der Computer-ISA, Supervisor-ISA und Hypervisor-ISA). Der privilegierte Teil der RISC-V-Architektur deckt alle Aspekte von RISC-V-Systemen ab, die über die nicht-privilegierte ISA hinausgehen, einschließlich privilegierter Anweisungen sowie zusätzlicher Funktionen, die zum Ausführen von Betriebssystemen und zum Anschließen externer Geräte erforderlich sind.

Die besondere Merkmale der RISC-V-Architektur

RISC-V setzt sich von anderen Chip-Architekturen durch bemerkenswerte Merkmale ab. Die ISA eignet sich für alle Ebenen eines Computersystems, von Mikrocontrollern bis zu Supercomputern. RISC-V trumpft mit einer hohen Anpassungsfähigkeit. Die RISC-V-Spezifikation erlaubt es, das Design von Chips für die höchste Energie-Effizienz, die höchste Leistung, die höchste Sicherheit sowie andere Merkmale zu optimieren.

Sie stellt den kleinsten Befehlssatz für den 32- und 64-Bit-Adressraum, was besonders in Edge-Anwendungen von Vorteil ist. RISC-V erreicht zudem die höchste Energie-Effizienz von allen aktuellen ISAs pro ausgeführte Anweisung, da sie die niedrigste Zahl an abgerufenen dynamischen Bytes zur Ausführung eines Befehls benötigt.

Praktische Anwendungen von RISC-V

RISC-V hat sich in einer Vielzahl praktischer Nutzungsszenarien bewährt, darunter:

• in Hardwarebeschleunigern der Edge-Inferenz (zum Beispiel von Nvidia)

• bei der Verarbeitung von mmWave RF in 5G

• in KI-fähigen Bildsensoren

• in SoCs für Cyber-Sicherheitsanwendungen

• in Minion-Cores (also tief eingebetteten Kontrollern) für SOCs

Zu den ersten Nutzern von RISC-V zählen unter anderem Western Digital, Nvidia, Qualcomm und Samsung. Alle GPUs von Nvidia sowie alle Kerne von Western Digital beinhalten RISC-V-konforme Bauteile. Auch Hyperscaler wie Facebook nutzen die Architektur. Die US-Regierungsbehörde DARPA (Defense Advanced Research Projects Agency, das Rückgrat der Verteidigungsindustrie) setzt bei öffentlichen Ausschreibungen die RISC-V-Architektur ebenfalls voraus.

Bildergalerie

Zu den Anbietern von RISC-V-Kernen zählt SiFive RISC-V (siehe: Bildergalerie).

Hensoldt Cyber adressiert hohe Sicherheitsanforderungen

Hochsichere OS- und RISC-V-Prozessorlösung aus Bayern

RISC-V-Lizenzbedingungen und -Governance

Die Lizenzbedingungen für die RISC-V-ISA erlauben die Nutzung der Spezifikation sowohl in offenen als auch in proprietären Implementierungen und fördern die Entwicklung kundenspezifischer Erweiterungen. Die RISC-V-ISA ist frei von Patenten und Nutzungsgebühren. Dies vereinfacht die Implementierung einer FPGA in einem ASIC oder in einer anderen FPGA.

Die Entwicklung der ISA betreut die gemeinnützige Stiftung RISC-V International seit ihrer Gründung im Jahre 2015. Das Ziel der Stiftung besteht darin, die Markteintrittsschranken für das Design von Chips zu senken, um den Aufbau eines starken innovationsfreundlichen RISC-V-Ökosystems sowie die offene Zusammenarbeit einer lebhaften Gemeinde zu ermöglichen.

Seit November 2018 arbeitet die RISC-V International mit der Linux Foundation zusammen. Die Linux Foundation bietet operative, technische und strategische Unterstützung für RISC-V International. Die Linux Foundation zeichnet hierbei für Aktivitäten wie die Mitgliederverwaltung, die Buchführung, Schulungsprogramme, Infrastruktur-Tools, Öffentlichkeitsarbeit, Marketing sowie Rechtsberatung verantwortlich und steht der RISC-V-Gemeinde mit eigener Open-Source-Expertise beratend zur Seite.

Open Source in Gefahr

Wegen Handelsstreit: RISC-V Foundation zieht von USA in die Schweiz

Im März 2020 hat sich die RISC-V International als eine Körperschaft in der Schweiz registriert und ihre Governance umstrukturiert.

Zu den Mitgliedern der RISC-V International zählen unter anderem Xilinx, Google, Hitachi, Huawei, IBM/Red Hat, Infineon, Inspur, NVIDIA, Qualcomm, Western Digital, SiFive, Raspberry Pi, Siemens, HPE, Oculus, Nokia, Samsung sowie die ETH Zürich, die TU Graz und die TU Darmstadt.

Quelloffene Alternativen zu RISC-V

Quelloffene Alternativen zu RISC-V beinhalten OpenRISC der OpenRISC Community und die Power ISA der OpenPOWER Foundation.

* Das Autorenduo Anna Kobylinska und Filipe Pereira Martins arbeitet fürMcKinley Denali Inc.(USA).

(ID:46955501)