Halbleiterentwicklung und Chiparchitekturen Huawei entwirft neue Architektur für KI-Mikrochips

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Huawei stellt mit dem Tau (τ)-Skalierungsgesetz ein alternatives Entwicklungsmodell zum Mooreschen Gesetz vor. Im Fokus stehen Signalverzögerungen, Systemarchitekturen und neue Chipdesigns wie „Logic Folding“.

Auf dem „IEEE International Symposium on Circuits and Systems 2026“ in Shanghai hat Huawei ein Modell für die Weiterentwicklung von Halbleitern vorgestellt. He Tingbo, Vorständin des Unternehmens, präsentiert in ihrer Keynote das s ogenannte Tau (τ)-Skalierungsgesetz. Dieses soll die bisher dominierende geometrische Verkleinerung von Transistoren als zentrale Entwicklungsstrategie ablösen.

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Im Mittelpunkt steht dabei die Zeitkonstante τ, also die Verzögerung bei der Signalübertragung innerhalb elektronischer Systeme. Huawei argumentiert, dass die Skalierungsvorteile des Mooreschen Gesetzes zunehmend an physikalische und wirtschaftliche Grenzen stoßen. Gemeint sind unter anderem steigende Fertigungskosten, höhere Verlustleistungen und sinkende Effizienzgewinne pro Transistor-Generation.

„Logic Folding“ soll kritische Signalpfade verkürzen

Das τ-Skalierungsgesetz verfolgt laut Huawei einen mehrstufigen Optimierungsansatz über Geräte-, Schaltungs-, Chip- und Systemebene hinweg. Ziel ist es, Signalwege zu verkürzen und die Verzögerungszeit innerhalb elektronischer Systeme systematisch zu reduzieren.

Auf Schaltungsebene setzt Huawei dazu auf eine Architektur mit der Bezeichnung „Logic Folding“. Dabei handelt es sich um ein Designkonzept, das kritische Verbindungswege innerhalb von Schaltungen verkürzen soll. Laut Huawei lassen sich dadurch Effekte wie Widerstands- und Kapazitätsverluste reduzieren. Diese entstehen bei der Signalübertragung zwischen Transistoren und beeinflussen Leistung und Energie-Effizienz von Chips.

Auf Geräte-Ebene konzentriert sich der Ansatz auf die Optimierung elektrischer Eigenschaften wie Widerstand und Streukapazität. Auf Chip-Ebene kombiniert Huawei Software-, Architektur- und Siliziumdesign enger miteinander, um Daten- und Befehlsflüsse stärker an konkrete Workloads anzupassen. Dadurch sollen Parallelität und Ausführungsgeschwindigkeit steigen.

Interconnect-Architektur für KI-Systeme

Für große KI-Systeme und Hochleistungsrechner skizziert Huawei zudem eine neue Verbindungsarchitektur namens „Unified Bus“. Diese soll eine einheitliche Speicheradressierung und native Speichersemantik für sogenannte „Super Pods“ ermöglichen, also große Cluster aus KI-Beschleunigern und Rechenknoten.

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Nach Angaben des Unternehmens reduziert der Ansatz Kommunikationslatenzen innerhalb verteilter Systeme. Gerade bei KI-Trainings-Clustern gelten Speicherzugriffe und Datenübertragungen zunehmend als Engpass für die Skalierung von Rechenleistung.

Erste Kirin-Chips mit Logic Folding für 2026 geplant

Huawei zufolge basieren bereits zahlreiche interne Entwicklungen auf dem τ-Skalierungsgesetz. In den vergangenen sechs Jahren habe das Unternehmen 381 Chips entwickelt und in Serie gefertigt. Die für Herbst 2026 angekündigten „Kirin“-Prozessoren sollen die ersten Produkte mit Logic Folding-Architektur sein.

Langfristig stellt Huawei eine deutlich höhere Transistordichte in Aussicht. Bis 2031 sollen High-End-Chips des Unternehmens laut eigener Prognose eine Integrationsdichte erreichen, die einem 14-„Ångström“-Prozess entspricht, also rechnerisch etwa 1,4 Nanometern.

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