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"Speicherstadt" in der Mikroelektronik Was ist High Bandwidth Memory?

| Autor / Redakteur: M.A. Jürgen Höfling / Ulrike Ostler

Hochhäuser gibt es nicht nur in den Speicherstädten dieser Erde, sondern auch en miniature in der Mikroelektronik. Und die Halbleiterspeicher werden immer größer im Kleinen. Die Architektur gestapelter DRAM-Chips heißt: „High Bandwidth Memory“, HBM.

Auch bei Halbleiterspeichern geht es immer mehr in Richtung „Speicherstadt".
Auch bei Halbleiterspeichern geht es immer mehr in Richtung „Speicherstadt".
(Bild: Georg_Marinscheck_pixelio.de)

Prozessorleistung ohne genügend Speicher in der Hinterhand läuft ins Leere. Der Prozessor dreht in diesem Fall fleißig seine Runden, die Ergebnisse sind aber bescheiden. Andererseits: das Hin und Her zwischen Prozessor-Logik und dem Hauptspeicher, in der Regel DRAM-Chips, kostet Zeit und Geld. Die Verzögerungszeiten machen sich gerade bei vielem „Hin und Her“ störend bemerkbar und der üppige Stromverbrauch ist nicht nur teuer, sondern kann auch die Boards derart aufheizen, dass ein Serverausfall droht beziehungsweise neue teure Kühlkonzepte notwendig werden.

Gestapelte Speicherbausteine

Die Lösung der beschriebenen Speicherproblematik ist nicht einfach. Immer schnellere DRAM-Speicher beschleunigen zwar den Speicherzugriff, lösen aber nicht das Wärmeproblem und führen auch nur sehr bedingt zu besseren Latenz-Werten. Tatsächlich kommt man einer Lösung näher, wenn man Logik und Speicher enger verzahnt. Dann erzeugt das Hin und Her zwischen Recheneinheit und Speichereinheit einen geringeren Bremseffekt.

Wie macht man das? Wie in der Stadtplanung, wenn immer weniger bebaubarer Grund da ist: Man baut in die Höhe. Die entsprechende Bautechnik heißt „High Bandwidth Memory“ (HBM), stapelt mehrere DRAM-Chips übereinander und verbindet sie nicht nur mit einer darunter oder direkt daneben liegenden Logik-Einheit, sondern auch untereinander durch Silizium-Durchkontaktierungen (auf Englisch: through-silicon vias oder kurz TSV genannt)). Die Konstrukte erfordern ebenso wie Hochhaus-Konstruktionen in der Gebäude-Architektur aber kluge Konzepte, damit die Idee in der Wirklichkeit auch funktioniert.

Prinzipielles Schema eines High Bandwidth Memory-Bausteins (oben rechts) zusammen mit einem Grafikprozessor
Prinzipielles Schema eines High Bandwidth Memory-Bausteins (oben rechts) zusammen mit einem Grafikprozessor
(Bild: Shmuel Csaba Otto Traian)

Bewährt hat sich bei High Bandwidth Memory eine so genannte 2.5D-Konstruktion, in der Logik und Speicher eng nebeneinander platziert sind. Dabei können ASIC-Bausteine, Freiprogrammierbare Gate-Arrays (FPGA) oder Grafikprozessoren (GPU) den Logik-Part bilden.

Eng daneben steht das „Speicher-Hochhaus“ und beide zusammen werden gemeinsam in ein passendes Gehäuse gesteckt. Logik und Speicher sitzen auf einer „Interposer“ genannten Komponente, die die Verbindung des Chipwürfels mit der Platine herstellt.

Immer feinere Leitungs- und Anschluss-Strukturen

Das 2.5D-Konstrukt ist allerdings eine teure Sache und das ziemlich große Gehäuse birgt einige Herausforderungen bei der Wärme-Abfuhr. Durch die hohen Kosten ist 2.5D letztlich nur für sehr hochpreisige Produkte interessant und aufgrund des komplexen Fertigungsprozesses lässt sich der Preis auch nicht entscheidend drücken.

Der „AMD Fiji“ war der erste Mikroprozessor mit High Bandwidth Memory.
Der „AMD Fiji“ war der erste Mikroprozessor mit High Bandwidth Memory.
(Bild: AMD)

Doch das wird nicht so bleiben: In der Entwicklung sind weitaus feinere Strukturen („Fine-Pitch“) sowie neue Verbindungs- und Kontakttechniken, die wohl nicht nur die 2.5D-Konstrukte, sondern auch alternative Konstrukte wie 3D-IC-Bausteine (ein superminimiertes, in die Höhe gebautes System-on-a- Chip) für neue Verwendungen ermöglichen.

Mit Fine-Pitch werden die nackten Wafer-Plättchen („dies“) direkt über hybride Kupferanschlüsse miteinander verbunden und damit die sonst üblichen Kontakthöcker („bumps“) und lotbekränzten Kupfersäulen („pillars“) entbehrlich. In dieser neuen Mikro-Welt sind nämlich „bumps“ und „pillars“, auch wenn sie noch so winzig sind, eher störend.

Was die Leistungsdaten betrifft, so gibt das renommierte Normierungsgremium „Joint Electron Device Engineering Counsil“ (JEDEC) an , dass der aktualisierte HBM-Standard maximale Packungsdichten von 24 Gigabyte (GB) pro Speicherbauteil und Geschwindigkeiten von 307 GB pro Sekunde vorsieht. Jeder DRAM-Stapel eines HBM-Bausteines hat dabei eine 1024-Bit breite Schnittstelle, die in acht unabhängige Kanäle aufgeteilt ist. Etwas näher in Richtung Einsatzpraxis formuliert bedeutet dies, dass der aktuelle HBM-Standard 2er, 4er, 8er und 12er-DRAM-Stacks mit Silizium-Durchkontaktierung (TSVs) und mit maximaler Bandbreite unterstützt.

Es ist naheliegend, dass sich alle wichtigen Protagonisten im Halbleiterbereich mit High-Bandwidth Memory-Techniken beschäftigen. Hier darzustellen, wer genau was in welcher Technik macht, führte zu weit. Jedenfalls ist AMD zusammen mit dem koreanischen Speicherspezialisten SK Hynix in Sachen High Bandwidth Memory-Gebilden besonders aktiv, soviel kann man sagen.

Überhaupt ist AMD bei der „Fusionierung von traditionell getrennten Mikroelektronik-Funktionseinheiten ganz vorn mit dabei, so bei der Integration von Grafikprozessor-Elementen in einen Allzweck-Prozessor. Das Stichwort lautet hier „Accelerated Processing Unit“ (APU) innerhalb des „Fusion“-Projekts.

High Bandwidth-Memory im Netzwerk- und Datacenter-Bereich

Apropos Fusion: Die Fusionierung von traditionell getrennten Funktionselementen ist auch das Motto von High Bandwidth Memory. In diesem Fall nicht von Allzweckleistung und Grafik, sondern von Allzweckleistung und Speicher.

In erste Linie geht es dabei darum, durch die enge Integration die Leistungsaufnahme und damit die Wärme-Entwicklung möglichst gering zu halten und auf kleine Latenzzeiten zu kommen. Auch wenn High Bandwidth-Memory-Bausteine ursprünglich vor allem auf das Zusammenspiel mit Grafikprozessoren ausgelegt waren, ist vermutlich die Zukunft dieser Bausteine gar nicht so sehr im Grafikbereich, sondern viel stärker als bisher angenommen bei Netzwerk- und Rechenzentrums-Servern.

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