Nach dem 10-Nanometer-Debakel Intels Zehnjahres-Roadmap zum 1,4-nm-Prozessknoten

Anbieter zum Thema

PresseBox - unn | UNITED NEWS NETWORK GmbH

VMware Global Inc Zweigndl. Deutschland

DataCore Software GmbH

Intel Deutschland GmbH

Mit Ex-Globalfoundries-CTO als neuem Technologie-Experten auf dem Weg zum 1,4-Nanometer-Technologieknoten: Eine geleakte Roadmap verrät die Intel-Pläne für seine Chip-Fertigung in der nächsten Dekade. An Optimismus mangelt es dem Chipriesen offenbar nicht.

Auf dem auf dem „IEEE International Electron Devices Meeting“ (IEDM) in den USA ließ ASML-CEO Martin van den Brink diese Woche die Katze aus dem Sack: In seiner Präsentation zeigte er eine Folie, laut der Intel ab 2021 seine Fertigung im Zweijahresrhythmus auf die jeweils nächste Prozessgeneration umstellen will.

Konkret heißt das: Während das Unternehmen derzeit erste Chips im 10-Nanometer-Verfahren (Nanometer = nm) ausliefert, will es ab 2021 eine Strukturgröße von 7 nm fertigen. 2023, 2025 und 2027 geht es dann sukzessive mit 5 nm, 3 nm und 2 nm weiter. Zur Überraschung taucht für 2029 sogar die Strukturgröße 1,4 nm auf.

Damit nicht genug: Ähnlich wie beim früher genutzten Tick-Tock-Verfahren will Intel im steten Wechsel Prozess und Architektur optimieren. Dabei sind Überlappungen vorgesehen: Nach jeweils zwei Jahren steht die zweite Optimierungsstufe einer Architektur parallel neben der gerade neu eingeführten Prozesstechnik. Auf der Folie sind die jeweils optimierten Architekturversionen mit einem, zwei oder drei „+“-Zeichen markiert.

Bildergalerie

Gegenüber dem Online-Tech-Magazin Anandtech hat Intel die Echtheit der Folie bestätigt – was wenig verwundert, schließlich ist ASML der größte Hersteller von Lithographie-Belichtungsmaschinen für die Halbleiterproduktion und hat entsprechend tiefgehende Einsichten in die Pläne von Chipfertigern wie TSMC, Samsung, Globalfoundries oder eben auch Intel. Allerdings hat van den Brink die Vorlage offenbar leicht angepasst und mit den Jahreszahlen korrelierenden Knotengrößen eingefügt.

Ist denn schon Weihnachten?

Angesichts der immensen Probleme und rund drei Jahren Verspätung, die Intel beim Schritt von 14 nm auf 10 nm hatte, wirkt die geleakte Roadmap allerdings eher wie eine Weihnachtswunschliste, weniger wie ein realistisch umsetzbarer Fahrplan.

Zur schnelleren Technologie-Taktung könnte die EUV-Technik von ASML beitragen: Bei der Produktion der 7-nm-Chips will Intel erstmals neuste EUV-Produktionsanlagen einsetzen, die extrem ultraviolettes Licht mit einer Wellenlänge von 13,5 nm zum Belichten der Silizium-Wafer verwenden. Venkata Renduchintala, Chief Engineering Officer und President für Technologie bei Intel, Systems Architecture and Client Group, erwartet, dass die 7-nm-Prozesstechnologie die Komplexität der Designregeln um rund 75 Prozent reduzieren wird. Gleichzeitig ließe sich damit die Performance pro Watt um rund 20 Prozent steigern.

In zweiWeb-Konferenzen hat neben Renduchintala auch Chief Executive Officer Bob Swan klar gemacht, dass man in Zukunft nicht nur auf „Brute Force“-Skalierung von Einzel-Chips (Single-Dies) setze, die sämtliche Funktionen umfassen. Neben der bisherigen „Tick-Tock“-Kadenz zur Chip-Schrumpfung verfolge man vielmehr ein Modell, dass neben neuen Prozesstechnologien auch neue Integrationstechniken vereine, mit denen sich separate IC-Funktionsblöcke – die Chiplets – zu einem Gesamtchip zusammenfügen lassen.

Damit das Umsetzen der Roadmap gelingt, hat sich Intel kompetente Verstärkung an Bord geholt: Gerade wurde bekannt, dass der bisherige Chief Technology Officer (CTO) des Halbleiterherstellers Globalfoundries, Gary Patton, zu Intel wechselt. Der Industrieveteran hat bereits bei IBM an Prozesstechnologien gefeilt. Nachdem Globalfoundries die IBM-Fabs 2014 kaufte, stieg Patton dort zum CTO auf. Bei Intel soll er eine leitende Position beim „Design Enablement“ einnehmen und direkt an Renduchintala berichten.

Parallele Entwicklung neuer Architektur- und Prozessoptimierungen

In der Regel entwickeln separate Teams die jeweiligen Prozessknoten und Chiparchitekturen, um diese effizient optimieren zu können. Wie die Folie zeigt, startet Intel nächstes Jahr die Produktion von 10++-Chips. Aktuell in der Entwicklung befinden sich die 10+++- und die 7-nm-Fertigung. Beide sollen 2021 an den Start gehen. Bei jedem Wechsel des Fertigungsprozesses sieht Intel eine so genannte „Backport Opportunity“ vor – also die Möglichkeit, eine für den neuen Technologieknoten entwickelte Architektur zunächst auf der Vorgängertechnik zu fertigen. Demnach könnte ein für 7 nm vorgesehenes Hardware-Design auf 10+++, eines für 5 nm auf 7++ gefertigt werden. Das ist sinnvoll, wenn etwa die neuste Technik noch zu viel Ausschuss produziert.

Bereits ab 7 nm soll die Produktion zudem auf 2,0x-Scaling zurückgestellt werden. Das Scaling steht für die Verkleinerung der Strukturgrößen von einer Fertigungsprozessgeneration zur nächsten. Beim Übergang von 22 nm auf 14 nm hatte Intel den Skalierungsfaktor 2,3x angepeilt – und sich damit Probleme eingehandelt, die zu Verzögerung führten. Für den nächsten Wechsel der Fertigungstechnik strebte Intel sogar eine Skalierung um den Faktor 2,7x an. Die Folgen sind bekannt: Viel später als geplant sind erst in diesem Jahr erste 10-nm-Prozessoren in den Handel gekommen.

Stufenweise Einführung: Erst Grafikchips, dann CPUs

Die 7-nm-Technik will Intel zunächst an Grafikprozessoren (GPU) mit Intels Xe-Architektur erproben, die beispielsweise in Rechenzentren für KI- und High-Performance-Computing zum Einsatz kommen. GPUs haben gegenüber CPUs einfachere Architekturen und lassen sich entsprechend leichter skalieren. Auf Basis der gewonnenen Erfahrung ist es dann denkbar, später auch CPUs mit der Fertigungstechnik zu produzieren.

Wie die Folie zeigt, befindet sich die auf 7 nm folgende 5-nm-Fertigung bereits in der Entwicklung. Sie wird voraussichtlich auf der zweiten Generation der EUV-Maschinen basieren, die ASML etwa ab 2023 verkaufen wird. Die „High-NA-EUV“-Technik darin arbeitet mit einem optischen Projektionsmodul auf Basis einer numerischen Apparatur mit der Kennzahl 0.55, das von Optikspezialist Carl Zeiss stammt.

1,4 nm und der drohende Quanten-Tunneling-Effekt

Ob sich die in zehn Jahren angepeilte 1,4-nm-Prozesstechnik überhaupt realisieren lässt, ist Stand heute ungewiss. Eine solche Knotengröße würde einer Breite von nur einigen tausend Siliziumatomen entsprechen. Bereits für Si-Strukturen unterhalb von 5 nm prognostizieren Forscher, dass Quanten-Tunneling-Effekte ernsthafte Probleme für die zuverlässige Funktion eines Transistors erzeugen können. Mit zunehmender Miniaturisierung nehmen diese Probleme überproportional zu.

Hinzu kommt: Strukturgröße und Ausrüstungskosten entwickeln sich diametral auseinander. Für die Herstellung der immer kleineren Chips ist immer teureres Equipment nötig – bis hin zu Fabrikneubauten: Zukünftige High-NA-EUV-Anlagen sind möglicherweise zu groß für aktuelle Fabs.

Hinweis: Den Artikel haben wir vom Partnerportal „Elektronik Praxis“ übernommen.

(ID:46291622)