Marktreife frühestens 2031 IBM demonstriert 0,7-Nanometer-Chip

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IBM hat auf dem VLSI-Symposium 2026 einen Forschungschip mit einem Fertigungsverfahren von unter einem Nanometer vorgestellt. Der Chip soll fast 100 Milliarden Transistoren integrieren: doppelt so viele wie das 2-nm-Design von IBM von 2021. Bis zur Serienreife rechnet IBM mit fünf Jahren.

IBM präsentiert einen experimentellen Chip, der auf einem 0,7-Nanometer-Prozessknoten (nm) basiert, also 0,7 Milliardstel Metern. Der Chip ist eine Labordemonstration, kein marktreifes Produkt. IBM rechnet mit einer Produktionsreife frühestens „innerhalb der nächsten fünf Jahre“. Zugleich soll der Chip ein Jahrzehnt der Skalierung einläuten.Mit der Demonstration will IBM zeigen, dass eine CMOS-Integration (das dominante Fertigungsverfahren für Logikchips) unterhalb der 1-Nanometer-Schwelle technisch umsetzbar ist.

Die Bezeichnung "0,7 Nanometer" ist, wie IBM selbst einräumt, kein exakter physikalischer Messwert, sondern ein Generations-Label. Moderne Prozessknoten bezeichnen einen Stand der Fertigungstechnologie, nicht eine konkrete Strukturgröße auf dem Chip. Die tatsächlichen Gate-Längen und Abstände liegen in der Praxis deutlich über 0,7 nm. Die Formulierung soll somit primär den Übergang von der Nanometer-Ära in die atomare Größenordnung illustrieren.

Laut IBM soll der neue Chip gegenüber dem 2-Nanometer-Vorgänger von IBM entweder bis zu 50 Prozent mehr Rechenleistung oder einen bis zu 70 Prozent geringeren Energieverbrauch bei gleicher Leistung ermöglichen. Dies wäre ein vergleichbarer Leistungssprung, den der 2-Nanometer-Chip gegenüber 7-Nanometer-Vorgängern 2021 hinlegte.

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Die Nanostack-Architektur im Detail

Das technologische Kernstück der Ankündigung ist eine neue Transistorarchitektur namens Nanostack. Sie baut auf Nanosheet-Technologie von IBM auf, die das Unternehmen 2017 erstmals in Hardware demonstriert hat. Die dabei eingesetzten Nanosheet-GAAFETs (Gate-All-Around Field Effect Transistors) gelten inzwischen als führende Transistorarchitektur der Branche. Mit der Technologie fertigen TSMC und Samsung ihre aktuellen 2-nm-Chips.

Nanostack erweitert diese Architektur in die dritte Dimension: Statt Transistoren nebeneinander anzuordnen, werden sie vertikal gestapelt und versetzt. IBM spricht von einer „3D Sequential Integration“. Dies erlaube nicht nur höhere Transistordichten auf gleicher Chipfläche, sondern auch den Einsatz unterschiedlicher Materialkombinationen pro Schicht, was eine schichtspezifische Optimierung von Leistung und Energieeffizienz ermöglichen soll.

IBM hat die Architektur in mehreren Experimenten validiert. Zunächst gelang die Verbindung übereinander gestapelter Chipschichten mit einer nur wenige Atome dünnen Isolationsschicht: eine Grundvoraussetzung für das 3D-Stapeln von Transistoren ohne elektrische Störeinflüsse zwischen den Lagen. Zudem demonstrierte IBM sogenanntes Dual-Channel-Engineering: n- und p-Typ-Transistoren, die zwei verschiedene Halbleitermaterialien nutzen und damit unabhängig voneinander auf Leistung oder Energieeffizienz optimierbar sind. Laut IBM liefen auf dem Nanostack-Chip funktionsfähige CMOS-Inverter. Sie stellen die einfachste Grundschaltung digitaler Logik dar, deren korrektes Schalten als Nachweis gilt, dass die Architektur reale Berechnungen ausführen kann.

Nicht alle Chips sind gleich

Deutschland ist Schlüssellieferant bei der globalen Halbleiterproduktion

Auf dem VLSI-Symposium 2026, einer der wichtigsten Fachkonferenzen der Halbleiterforschung, berichteten IBM-Forscher zudem von einer 40-prozentigen SRAM-Skalierung (statisches RAM, der schnelle Chip-Arbeitsspeicher) gegenüber Nanosheet-Designs. Dies könnte vor allem KI-Workloads mit hohem Speicherbandbreitenbedarf zugute kommen.

IBM bleibt bei Halbleiterentwicklung führend, andere fertigen

IBM betreibt keine eigene Chip-Massenproduktion mehr und ist seit dem Verkauf seiner Halbleiterfertigung an Globalfoundries im Jahr 2015 primär ein Halbleiter-Forschungsunternehmen. Die Position von IBM in diesem Bereich soll die neue Demonstration stärken.

1.1 Milliarden für 10 Prozent

Global Foundries startet den Ausbau seiner Dresdner Halbleiterfabrik

Auch die großen Fertigungsunternehmen befinden sich auf dem Weg zur 1-Nanometer-Schwelle. TSMC hat seinen 2-nm-Prozess (N2) nach eigenen Angaben in der zweiten Jahreshälfte 2025 in die Volumenfertigung überführt; Kundenchips auf N2-Basis sollen 2026 erscheinen, eine 1,4-Nanometer-Produktion bis Ende 2028 folgen. Eine 1-Nanometer-Klasse hat TSMC für 2030 avisiert. Samsung rechnet laut koreanischen Medienberichten mit einer breiten Produktion im 1-nm-Verfahren im Verlauf von 2029. Die Demonstration von IBM scheint so auch darauf abzuzielen, den Fertigern einen Horizont für die Zeit nach dem Erreichen der 1-Nanometer-Schwelle zu bieten.

Quanten-Chips will IBM im eigenen Haus bei Tochterunternehmen herstellen

Kürzlich hat IBM zudem die Gründung von Anderon angekündigt, einer eigenständigen Tochtergesellschaft für die Fertigung von Quanten-Chips. Anderon soll als erste reine Quantum-Foundry weltweit 300-mm-Wafer für supraleitende Qubits (Quantenbits auf Basis supraleitender Schaltkreise) produzieren.

Quantum-Ambassador Jan-Rainer Lahmann im Gespräch

IBM: Quantenvorteil noch 2026, fehlertoleranter Quantenchip bis 2029

Das US-Handelsministerium hat eine Förderabsicht von einer Milliarde Dollar im Rahmen des „Chips and Science Act“ signalisiert; IBM will eine weitere Milliarde Dollar sowie Technologie und Personal einbringen. Die Absichtserklärung steht unter dem Vorbehalt, dass Verträge mit der US-Regierung zustande kommen.

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