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Interview mit Michael Gude, CEO Cologne Chip Deutsches FPGA mit eingebauter Overdrive-Funktion

| Autor: Michael Eckstein

Im Interview erläutert Dr. Michael Gude, CEO des deutschen Chip-Entwicklers Cologne Chip, Einzelheiten über den Field Programmable Gate Array (FPGA) „Gatemate“.

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Für Mobilgeräte geeignet: Anders als viele andere FPGAs erzeugt GateMate beim Laden der Konfiguration keinen Peak bei der Stromaufnahme.
Für Mobilgeräte geeignet: Anders als viele andere FPGAs erzeugt GateMate beim Laden der Konfiguration keinen Peak bei der Stromaufnahme.
(Bild: gemeinfrei / Pixabay )

Was kann Gatemate, was andere FPGAs nicht bieten?

Michael Gude: Unsere neuartige Architektur basiert auf „Cologne Programmable Elements“, kurz CPEs, mit je acht Eingängen. Typische Gatterschaltungen lassen sich damit ohne Kaskadierung realisieren.

Das geht mit Konkurrenzprodukten nur zweistufig, und damit nur halb so schnell. Die CPEs vereinfachen das Routing erheblich.

Damit geht auch eine sehr hohe kombinatorische Vielfalt einher, unterstützt durch sechs Direktverbindungen, die jedes Element mit jedem seiner Nachbarn verbindet. Spezifische Verdrahtungen über Multiplexer sind relativ langsam. Eine Direktverbindung zum Nachbarn ist viel schneller. Gatemate stellt einen Mix aus solchen Direktverbindungen und route-baren Verbindungen bereit. Logik, die nicht so schnell arbeiten muss, kann man über die langsamere Switch-Matrix beziehungsweise -Box routen.

Ihre Wettbewerber haben meist mehrere Baustein-Familien für unterschiedliche Applikationsanforderungen. Was setzen Sie dem entgegen?

Michael Gude: Das weit skalierbare Performance-Potenzial unserer Gatemate-FPGAs und unser zum Patent angemeldetes Fertigungsverfahren. Durch das Variieren der Core-Spannung und der Taktfrequenz lässt sich die Verarbeitungsgeschwindigkeit etwa um den Faktor 2,5 skalieren. Das ist sogar dynamisch möglich, also „on the fly“ im Betrieb – quasi eine Art „Over Drive“ für die eigene Schaltung.

Wie funktioniert das genau?

Michael Gude:Wir haben drei Betriebsmodi definiert: Low-Power, Economy, Speed mit den zugehörigen Core-Spannungen 0,9 Volt (V), 1,0 V und 1,1 V. Je höher der Wert, desto höher lässt sich der Chip takten. Allerdings steigt auch die Stromaufnahme und somit die Verlustleistung. So lässt sich ein und derselbe Chip in Anwendungen einsetzen, die ganz verschiedene Anforderungen an die Leistungsaufnahme und Verarbeitungsgeschwindigkeit haben.

Man könnte sogar bis 1,2 V gehen und dadurch noch mehr Geschwindigkeit herausholen. Unsere Architektur macht das problemlos mit. Dann betreibt man den Chip aber außerhalb seiner Spezifikationen. Das Material altert schneller, was auf lange Sicht die Gefahr einer Fehlfunktion erhöht. Also nichts für eine Schaltung, die 100.000 Betriebsstunden 100 Prozent zuverlässig arbeiten soll.

Sie arbeiten also nicht mit Speedgrades, sprich: Chip-Selektion in der Fertigung?

Michael Gude: In der Chipfertigung gibt es immer Abweichungen der Parameter und damit des möglichen Leistungspotenzials der einzelnen Chips, sowohl auf einem Wafer als auch über Chargen hinweg. Eine Selektion mit der Möglichkeit verschiedene Speedgrades anzubieten wäre zum jetzigen Zeitpunkt zu aufwendig – und hat klare Nachteile: Die Bereitstellung verschiedener Speed-Versionen wirkt sich auf die nachgelagerte Logistik aus.

Die größere Chip-Vielfalt erschwert die Lagerhaltung für die Anwender. Der Vorteil unserer Lösung ist, dass sich Kunden ein und denselben Gatemate-Chip in Stückzahlen für ganz unterschiedliche Projekte – von Low Power bis High-Speed – auf Lager legen können und je nach Erfolg und Nachfrage dynamisch agieren können.

Sie sprachen das neuartige Fertigungsverfahren an – was hat es damit auf sich?

Michael Gude: Damit können wir wirtschaftlich Multi-Die-Varianten fertigen. Für uns ist es derzeit nicht sinnvoll, eine ganze FPGA-Familie mit 6 bis 7 unterschiedlichen Chips zu entwickeln und zu vertreiben. Schließlich müssten wir dann auch sechs- siebenmal die Maskenkosten tragen, die im Durchschnitt bei je über 1 Million Euro liegen.

Daher haben wir überlegt, wie man mit einem Maskensatz FPGAs mit unterschiedlichen Größen fertigen kann. So sind wir auf ein Design gekommen, bei dem die Dies auf dem Wafer im Substrat untereinander mit jeweils über 1000 Leitungen pro Kante zum Nachbar-Die verbunden sind. Diese Leitungen liegen unterhalb der so genannten scribe line, die die Chips umgibt und an der sie per Diamantsäge vereinzelt werden. Die Struktur dieser „Ritzlinie“ ist so ausgelegt, dass das Eindringen von Verunreinigungen von der Seite des Chips verhindert wird.

Beim Zerteilen können wir entscheiden, ob wir die Dies einzeln oder beispielsweise in Vierergruppen heraustrennen. In letzterem Fall würde sich ein FPGA ergeben, bei dem die vier Einzel-Dies über eine große Zahl von Verbindungen untereinander kommunizieren können. Damit lassen sich auch umfangreiche Anwendungen realisieren. Mit Bonding wäre es nicht möglich, so viele Inter-Chip-Verbindungen zu realisieren, auch die Verzögerungszeiten und die Leistungsaufnahme wären deutlich höher.

Verzögerun durch Corona: Dr. Michael Gude, CEO von Cologne Chip, ist zuversichtlich, ab dem vierten Quartal den GateMate-Chip in Stückzahlen liefern zu können.
Verzögerun durch Corona: Dr. Michael Gude, CEO von Cologne Chip, ist zuversichtlich, ab dem vierten Quartal den GateMate-Chip in Stückzahlen liefern zu können.
(Bild: Cologne Chip)

Wir lassen unseren Ansatz gerade patentieren. Es gibt zwar ähnliche Designs, jedoch verwenden diese Metallverbindungen. Beim Vereinzeln dieser Chips kann es passieren, dass der crack stop am Rand des Chips beschädigt wird, auch Kurzschlüsse sind möglich. Bei unserem rein Silizium-basierten Ansatz kann das nicht passieren, wodurch sich eine bessere Ausbeute erzielen lässt.

Sie werben mit den „niedrigsten spezifischen Kosten“. Was ist damit gemeint?

Michael Gude: Zunächst die Kosten pro nutzbarer Schaltungsfunktion. Weiter gefasst die gesamten Cost-of Ownership. Als Anwender ist es wichtig, nicht nur die Kosten der einzelnen Chips im Blick zu haben.

Was nützt ein supergünstiges FPGA, wenn dieses eine komplexe Leiterplatte und Stromversorgung erfordert? Gatemate braucht nur zwei Spannungen: Eine I/O-Spannung und eine Core-Spannung. Und es reicht ein vierlagiges PCB mit nur zwei Signallagen, um sämtliche Signalleitungen aus dem Chip herauszuführen. Das können viele Mitbewerber nicht. Letztlich sparen Entwickler beim PCB und der Stromversorgung unter Umständen mehr, als unser Chip überhaupt kostet.

Als Speicher für die Konfiguration des FPGAs verwenden wir übrigens sehr kleine Latches, die unmittelbar neben den Multiplexern liegen. Dadurch sind die Wege sehr kurz, was das Routing vereinfacht. Das ist ein Vorteil gegenüber SRAM: hier benötigen Sie längere Leitungen, um den Speicherinhalt mit den Selektionseingängen der Multiplexer zu verbinden.

Weiterer Vorteil: Die Latches sind von der Schwellspannung her High-Voltage-Komponenten. Das heißt: Sie kippen nur sehr ungerne um. Dadurch haben sie eine sehr hohe Resistenz gegenüber Single Event Upsets (SEU) – viel höher als herkömmliches SRAM.

Sind alternative, nichtflüchtige Speichertechniken ein Thema bei Cologne Chip?

Michael Gude: Da viele Kunden den Chip nur einmal programmieren wollen, haben wir überlegt, eine OTP-Version (one time programmable) zu entwickeln. Doch die Substratfläche für das OTP wäre unnötig groß im Vergleich mit einem sehr billigen externen Flash.

Als eingebetteter Speicher ist Flash hingegen eher ungeeignet: Es benötigt zusätzliche Masken und kann in Punkto Prozessknoten nicht beliebig nach unten skaliert werden. Flash hinkt bei der Prozessknotengröße immer mindestens ein bis zwei Generation den Logikschaltungen hinterher. Dadurch verbietet sich der Einsatz dieser Technik auf Schaltungen, die modernste Fertigungsprozesse nutzen.

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Deshalb beobachten wir sehr genau die Entwicklungen der verschiedenen NVM-Techniken – MRAM, ReRAM, FRAM usw. Wichtig ist, dass diese Techniken sich ohne zusätzliche Maskenkosten fertigen lassen. Denn wenn man mehrere Masken und Fertigungsschritte zusätzlich braucht treibt das die Kosten schnell in die Höhe und macht den Halbleiter teuer. Möglicherweise zu teuer.

FPGAs haftet die Aussage an, beim Starten viel Strom zu ziehen und daher für mobile Anwendungen nur bedingt tauglich zu sein. Ist das bei Gatemate auch so?

Michael Gude: Unser Chip braucht nur wenig Strom für die Konfiguration. Wir haben beim Design darauf geachtet, dass es keine Tristate-Leitungen gibt, die etwa aufgrund eines unklaren Zustands gegeneinander treiben und so die Stromaufnahme nach oben treiben. Mit einem Global Reset wird der Chip vollständig zurückgesetzt, so dass in der ganzen Schaltung keine undefinierten Knoten vorliegen.

Wir konfigurieren nur das, was gebraucht wird. Die Startzeit hängt also linear davon ab, wie viele Logikzellen eine Schaltung verwendet. Die Ladezeiten sind sehr kurz, da Gatemate SPI-Quad-Mode mit 100 MHz zum Anbinden eines externen Speichers unterstützt. Selbst bei maximal ausgenutztem Array ist der Chip in wenigen Millisekunden fertig konfiguriert. Also fast instant-on.

Können Sie Angaben zur Performance der Gatemate-FPGAs machen?

Michael Gude: Für ein Schieberegister erreichen wir etwa 400 Megahertz. Letztlich hängt es von der Größe der Schaltung ab, welcher Takt sich realisieren lässt. Zum Beispiel erzeugen 40.000 Flip-Flops auf der kleinen Chipfläche eine nicht unerhebliche Wärme, die abgeführt werden muss. Entsprechend hoch ist der Aufwand dafür. Kurzum: Mit der Zahl der genutzten CPEs sinkt die mögliche Taktfrequenz.

Um hier den besten Kompromiss zu finden, optimieren wir laufend unsere Software. Aktuell bieten wir die Umsetzung von Schaltungen auf unseren Chip als Service an, die Software wird zu einem späteren Zeitpunkt erhältlich sein.

Software ist ein wichtiger Punkt: Wie sieht es mit der Software-Unterstützung aus?

Michael Gude: Es steht eine umfangreiche Software-Suite bereit, die von einer synthetisierten Netzliste bis zur Implementierung in ein Bitstream-File unseren Chip unterstützt. Dazu zählt etwa die 'Easyconvert'-Software zum Migrieren vorhandener Designs zu Gatemate. 'Gatemate Place & Route' mit automatischer Clock-Skew-Optimierung übernimmt das Portieren einer Schaltung in das FPGA. Mithilfe eines statischen Timing-Analysators lässt sich die Leistung bewerten.

Wir unterstützen auch das offene Synthese-Tool 'Yosys' und alle Legacy-Designflows etwa von Xilinx. Wenn Entwickler also bereits einen Xilinx-Flow haben, können sie eine Netzliste ausgeben und in unseren Flow einspeisen. So lässt sich die Schaltung mit minimalem Aufwand auf unseren Chip portieren.

Darüber hinaus arbeiten wir an einer Unterstützung für Mentor, Cadence und Synopsys. Ziel ist es, eine Synthese direkt aus diesen Anwendungen heraus erzeugen zu können.

Sind die Gatemate-Chips bereits verfügbar?

Michael Gude: Bedingt durch Corona liegen wir etwas hinter unserem Zeitplan. Ab Q4 wollen wir aber hohe Stückzahlen liefern können. Das Interesse seitens der Industrie an unserem Chip ist auf jeden Fall sehr erfreulich.

Hinweis:Diesen Artikel haben wir von unserem Partnerportal „Elektronik Praxis“ übernommen.

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