Wolkenkratzer en miniature Was ist und wie geht 3D-Integration, 3D-Packaging?

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3D-Transistoren, 3D-Systeme, 3D-Packaging: Die Miniaturisierung hat längst eine neue Dimension erreicht, und das in einem ganz wörtlichen Sinn. Es geht aufwärts.

Wenn die Ausbreitung in der Fläche an ihre Grenzen kommt, baut man eben in die Höhe. Was in der urbanen Welt gang und gäbe ist, hat sich längst auch in der Miniaturwelt der Chips durchgesetzt. Seit mehr als einer Dekade bauen Chipschmieden wie Intel beziehungsweise der taiwanische Auftragsfertiger TSMC oder Samsung Transistoren in 3D. Mittlerweile passen zig Milliarden solcher „Raum greifenden“ Bauteile auf einen Chip mit der Fläche eines Fingernagels.

Vom FinFET zu den Nanodraht-Transistoren

Angefangen hat es mit den FinFET („Klingen-Feldeffekttrasistor“). Erste Konzepte davon gab es schon Anfang der 1990er Jahre, marktreife Produkte mit der 22-Nanometer-Prozesslinie „Ivy-Bridge Trigate“ von Intel tatsächlich erst 20 Jahre später. Man sieht, auch in der Mikroelektronik will gut Ding Weile haben.

Mit dieser Architektur wollte man die immer größeren Leckströme, die - bedingt durch die Architektur des Transistors – bei immer kleineren Strukturen auftreten, in den Griff bekommen.Endgültig in die dritte Dimension gehen TSMC, Samsung, Intel etc. seit einigen Jahren mit dem so genannten Gate-All-Around-(GAA)-Konzept. Gate-All-Around-Transistoren sind bei allen großen Halbleiterherstellern in der Entwicklung.

Es sind Feldeffekttransistoren (FET), deren Gates auf allen vier Seiten um ultradünne Kanäle gewickelt sind. Diese verbesserte Gate-Steuerung des Kanals überwindet die physikalischen Skalierungs- und Leistungsbeschränkungen von FinFETs und ermöglicht eine weitere Skalierung der Versorgungsspannung.

Die bei Samsung unter „MBCFET“ (Multi Bridge Channel FET) und bei Intel unter „Nanoribbon Gate-All-Around Transistors“ oder neuerdings „RibbonFET“ firmierende GAA-Transistor-Technik ist nicht nur noch einmal deutlich effizienter als die FinFET-Technik, sie stellt auch noch einmal größere Anforderungen an die Produktionstechnik. Schließlich muss man eine ordentliche Ausbeute erzielen, sonst lohnen sich die hohen Kosten für das Produktionsverfahren nicht.

Schwierige Prozesse mit Kaskadeneffekten bei Fehlern

Auf jeden Fall sind die superdünnen Stromkanäle zwischen Source und Drain sowie die rundum angeordneten Steuerelektroden naturgemäß ein zerbrechliches Gebilde. Und als weiterer prozessualer und finanzieller Stolperstein kommt das Problem der Kaskadeneffekte bei Fehlern hinzu. Wenn eine Steuerelektrode ausfällt, funktionieren oft auch die anderen Gates nicht mehr korrekt.

Wenn man den Prozess im Griff hat, sind die Vorteile allerdings eindeutig: Im ausgeschalteten Zustand lassen sich die Leckströme reduzieren und im eingeschalteten Zustand die Steuerströme besser regulieren. Dadurch zieht ein Chip aus solchen Komponenten weniger Strom und kann noch dichter gepackt werden.

Auch die Schaltfrequenz steigt mit fallender Strukturbreite. Umgekehrt reduzieren sich mit geringerer Strukturbreite die Verlustleistung und die Betriebsspannung pro Gatter und Schaltvorgang. Die Vorteile, die sich schon mit FinFET ergaben, werden also noch einmal deutlich größer.

Stapelprozesse bei ganzen Systemen

Man kann nicht nur Transistoren stapeln, sondern auch Wafer und nackte integrierte Schaltkreise („Die“). Mit der vertikalen Anordnung von Systemkomponenten wie Logik- oder Speicherchips, aber auch Prozessoren und Sensoren, lassen sich Systeme „schrumpfen“ und gleichzeitig lässt sich mehr Leistung aus ihnen herausholen.

Die technisch „einfachste“ Lösung ist dabei das Stapeln verschiedener Wafer. Das Verfahren ist Tatsächlich jedoch alles andere als einfach, sondern lediglich einfacher gegenüber dem Stapeln nackter ICs oder gar einer monolithischen 3D-Integration.

Bei Stapeln von Wafern werden auf den einzelnen Chips der Wafer so genannte Durchkontaktierungen („Through-Silicon-Vias) vorgenommen. Das geschieht durch einen Ätzprozess und das anschließende Anbringen einer Isolationsschicht. Es folgende viele weitere Strukturierungs- und Verbindungsprozesse, die mit der in der Industrie eingespielten „Masken-Fotolithografie“ durchgeführt werden.

Erster 3D-Wafer-on-Wafer-Prozessor

Während das Stapeln von Wafern mit Speicherelementen schon häufiger praktiziert wird, ist das Stapeln von ganzen Prozessoreinheiten Neuland. Jedenfalls meldete der britische KI-Hardware und -Software-Spezialist Graphcore im vergangenen Jahr 2022, dass man den „weltweit ersten“ 3D-Wafer-on-Wafer-Prozessor, die „Bow IPU“, auf den Markt bringe.

Er sei das Herzstück einer Generation von „Bow Pod“-KI-Computersystemen und bringe bis zu 40 Prozent mehr Leistung und eine 16prozentig höhere Energie-Effizienz für KI-Anwendungen als sein Vorgänger, und das zum gleichen Preis und ohne Änderungen an der bestehenden Software.

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