Trends in Halbleitertechnik Chiplets aus den Fraunhofer-Instituten

Mit einem richtungsweisenden Forschungsprojekt nimmt das Fraunhofer Institut für Angewandte Festkörperphysik (IAF) seine Rolle als Innovationsmotor in der Halbleitertechnologie wahr. Im Fokus stehen Chiplets und Interposer. Die ersten Finanzmittelzuwendungen aus dem „European Chips Act“ beginnen zu fließen.

Im Rahmen von „Apecs“ (kurz für Advanced Packaging and Heterogeneous Integration for Electronic Components and Systems) will das Fraunhofer IAF neuartige Chiplets auf Basis hybrider Halbleitermaterialsysteme und Microbump-Interposer entwickeln.

Wie ein 'Lego'-Baukasten

Chiplets sind spezialisierte elektronische Bausteine, die als integrierte Module innerhalb eines größeren, oft heterogenen Halbleiterdesigns ihren Dienst verrichten. Sie übernehmen verschiedene Funktionen – von der Ansteuerungslogik über Verstärker bis hin zu spezialisierter Signalverarbeitung.

Das klingt von Patrick Waltereit, Abteilungsleiter Technologie am Fraunhofer IAF, wie folgt: „Chiplets bieten erhebliche Vorteile bei der Entwicklung und Fertigung hochperformanter elektronischer und optischer Komponenten, da sie kompakte, hocheffiziente und multifunktionale Systeme ermöglichen.“ Durch die Kombination mehrerer solcher Module auf einem Träger entsteht eine maßgeschneiderte Recheneinheit, die den Anforderungen vieler konkreter Anwendungsfälle typischerweise besser gerecht wird als ein monolithisches Design.

Unternehmen wie Nvidia, Intel, AMD und Xilinx machen von Chiplets ausgiebig Gebrauch. Ob „Nvidia Grace Superchip“, FPGAs von Xilinx mit der „Versal Adaptive Compute Acceleration Platform“, „Intel Xeon“-Familie, GPUs und FPGAs oder die „Epyc“-Prozessoren von AMD mit „Infinity Fabric“: Chiplet-Architekturen sind in der Branche auf dem Vormarsch. Der Ansatz hat sich bewährt.

Die Qual der Materialwahl

Fraunhofer IAF setzt bei den Chiplets auf neuartige hybride Halbleitermaterialsysteme wie Indiumgalliumarsenid-auf-Silizium (InGaAs-auf-Si) und Galliumnitrid-auf-Siliziumcarbid (GaN-auf-SiC). Hybride Materialien versprechen herausragende Werte in kritischen Parametern wie Rauschen, Ausgangsleistung und Energie-Effizienz. Aufgrund ihrer außergewöhnlichen Eigenschaften – der geringen Rauschwerte, der hohen Ausgangsleistung und der ausgezeichneten Energieeffizienz – sind sie besonders gut für anspruchsvolle Hochfrequenzanwendungen und für Photonik geeignet. Die Entwicklung erfolgt auf 6-Zoll-Wafern, was eine Übertragung in die industrielle Fertigung erleichtert.

Das konventionelle Siliziumsubstrat ist billig und weit verbreitet, hat jedoch eine geringere Wärmeleitfähigkeit, was zu Problemen in Anwendungen mit Wärmeentwicklung führen kann. Die Halbleiter InGaAs und GaN zeichnen sich durch eine hohe Elektronenmobilität und eine direkte Bandlücke aus.

InGaAs kommt in der Optoelektronik und Photonik zum Einsatz. InGaAs auf Silizium hat den Nachteil einer eingeschränkten Materialkompatibilität aufgrund der unterschiedlichen Gitterkonstanten und der Toxizität von Indium und Arsen; dennoch findet es in optischen Transceivern und Hochgeschwindigkeits-Datenübertragungsgeräten Anwendung.

SiC ist ein extrem thermisch stabiles Material mit einer hohen Wärmeleitfähigkeit, das sich hervorragend in Hochleistungsanwendungen mit hohen Leistungsdichten schlägt. Das SiC-Substrat bietet ausgezeichnete thermische Eigenschaften und eine bessere Materialkompatibilität mit GaN im Vergleich zu Si.

GaN auf SiC bietet hervorragende thermische Eigenschaften und ist besser geeignet für hochleistungsintensive Anwendungen als andere Substrate. Es bewährt sich in Hochfrequenzanwendungen und Leistungselektronik, unter anderem in Spannungswandlern, Netzteilen und in leistungsintensiven Hochfrequenzanwendungen. GaN spielt wiederum unter anderem in der Satellitenkommunikation eine zentrale Rolle.

Herausforderungen der Integration

Die Apecs-Initiative hat sich dem STCO-Ansatz verschrieben (System-Technology Co-Optimization). Hierbei geht es darum, die Leistung und Effizienz von Systemen durch die gleichzeitige Optimierung von Technologie und Systemarchitektur zu verbessern. Im Gegensatz zu Design-Technology Co-Optimization (DTCO), das sich auf die Optimierung von Bauteilen und deren Design konzentriert, betrachtet STCO das gesamte System und integriert verschiedene Technologien und Designkomponenten, um die bestmögliche Leistung in Kombination mit geringeren Kosten zu erzielen.

Michael Schiffer, Abteilungsleitung beim Fraunhofer-Institut für Zuverlässigkeit und Mikrointegration IZM in Berlin, erläutert: „Chiplets sind in erster Linie eine Design-Philosophie. “Anstatt ein komplettes System auf einem einzigen großen Chip zu integrieren, werden verschiedene Funktionen auf mehrere kleinere Chiplets verteilt.

Chiplets unterschiedlicher Größe und Funktionsweise werden dann auf einem Interposer oder durch ein anderes Verbindungssystem zusammengeführt. Die Gesamtkonstruktion kann die Leistung eines monolithischen Designs erreichen oder sogar übertreffen.

Als Verbindungselemente zwischen den Chiplets dienen derzeit hauchdünne Drähte. Zukünftig könnten noch weitere Sicherheitsfunktionen durch photonische Teilkomponenten hinzukommen (siehe dazu auch: „Intel setzt auf Silizium­Photonik mitsamt On-Chip-Lasertechnik”).

Microbump-Interposer gelten als Hoffnungsträger für neue Integrationsmöglichkeiten und das Packaging von elektronischen Komponenten. Bei den Microbumps handelt es sich um winzige Lötstellen, die elektrische Verbindungen zwischen verschiedenen Chips oder Chiplets herstellen. Interposer sind Zwischenschichten zwischen dem Substrat und den Chiplets oder Chips.

Der Chiplet-Ansatz bietet beachtliche Vorteile, nicht zuletzt auch in Bezug auf die Hardwaresicherheit und die vertrauenswürdige Elektronik (siehe dazu auch „Confidential Computing mit Enclaive.io; Vertrauenswürdige Datenverarbeitung in der hybriden Multicloud“). Nur derjenige, der den Entwurf des gesamten Chiplet-Systems verantwortet, hat auch die Sicht auf alle Komponenten. Innerhalb der verteilten Lieferkette könne ein einzelner Marktteilnehmer nur den eigenen Chip kopieren; so werde das Entwenden des gesamten Designs für Außenstehende erschwert, enthüllt Schiffer.

Die Chiplet-Architektur ermöglicht eine größere Flexibilität, bessere Ausbeute in der Fertigung und geht oft mit geringeren Kosten im Vergleich zu einer monolithischen Architektur einher, da sich dank Chiplets unterschiedliche hochspezialisierte Technologien im Rahmen eines gemeinsamen Designs kombinieren lassen. Um eine nahtlose Integration in industrielle Fertigungsprozesse zu gewährleisten, setzt das Fraunhofer IAF auf die Produktion der Chiplets und Interposern auf standardisierten 6-Zoll-Wafern. Das Institut investiert in moderne Anlagen für Epitaxie, Prozesstechnik und Messtechnik. Gleichzeitig werden bestehende Verfahren an die Anforderungen der Chiplet-Produktion angepasst.

Das Chiplet Center of Excellence (CCoE) ist eine Forschungsinitiative von Fraunhofer IIS/EAS, Fraunhofer IZM und Fraunhofer ENAS. Das Ziel des CCoE besteht darin, innovative Chiplet-Lösungen zu entwickeln und die heterogene Integration sowie das Electronic-Packaging in Europa voranzubringen.

Das CCoE unterstützt die Entwicklung von Standards und Schnittstellen für die Interoperabilität von Chiplet-Systemen.

Industriefähigkeit als zentrale Leitlinie

Chiplets stellen eine skalierbare und effiziente Lösung für die steigenden Anforderungen moderner Arbeitslasten dar. Die Umsetzung von Chiplet-Systemen sei allerdings „sehr anspruchsvoll“, merkt Andreas Ostmann an, Leiter der Abteilung System Integration und Interconnect Technologies am Fraunhofer IZM.

Die Bauelemente müssten elektrisch so eng miteinander gekoppelt werden, dass sie sich zusammen wie ein Siliziumchip verhielten. „Die Herausforderung für uns als Technologen besteht darin, kurze und schnelle Verbindungen mit möglichst wenigen Verlusten zwischen den elektrischen Bauteilen sicherzustellen,“ so der Forscher.

Die Vorteile von Chiplets lassen sich besonders gut am Beispiel der Autoindustrie verdeutlichen. Die Komplexität elektronischer Systeme für das autonome Fahren erfordert „extrem hohe Rechenleistungen“, erkläutert Schiffer. In diesem Industriezweig seien die verteilten Lieferketten bereits etabliert. Der zentrale Steuerchip (Engl.: Central Control Chip), der alles miteinander verbindet, würde „mit großer Wahrscheinlichkeit von dem jeweiligen Automobilhersteller“ stammen.

Die Entwicklung von Chiplet-Systemen sei kostengetrieben, so Schiffer. Die Hauptmotivation hinter der Entwicklung dieser Systeme sei also die Reduktion der Kosten.

Bei einem Chiplet-Design können Unternehmen verschiedene Funktionseinheiten eines Chips separat entwickeln und produzieren. Dies kann kostengünstiger sein, da man nicht den gesamten Chip neu entwerfen muss, wenn nur eine Funktionseinheit aktualisiert oder verbessert werden soll. Außerdem können verschiedene Chiplets in unterschiedlichen Fertigungsprozessen hergestellt werden, was ebenfalls unterm Strich oft billiger ausfällt.

Die immensen Kosten und die Chancen auf Kostenreduktion

Die Designkosten für einen 7 nm Chip beliefen sich derzeit auf etwa 300 Millionen Dollar, rechnet Schiffer vor. Die Entwicklung eines Gesamtsystems könne je nach Anzahl der Chiplets mit bis zu 500 Millionen Dollar oder sogar noch mehr zu Buche schlagen. Eine Investition dieser Größenordnung könne sich kein einzelnes Unternehmen mehr leisten, glaubt er. Chiplets sind demnach der logische Ausweg.

Darüber hinaus sei das Fraunhofer IZM an weiteren Initiativen, unter anderem an den BMBF-Projekten „Cecas“ und „T4T“, beteiligt. Im Rahmen des Projektes T4T (Tech-for-Trust) untersuchen Forscher und Forscherinnen verteilte Fertigung für neuartige und vertrauenswürdige Elektronik mit verschlüsseltem Speicherelement sowie eines Interposer-Wafers mit integrierten Chiplets.

Im Projekt CeCaS (CentralCarServer) entsteht eine Supercomputing-Plattform für hochautomatisierte Fahrzeuge, darunter neue Ansätze in der Mikroelektronik, Rechen- und Softwarearchitekturen für das „Edge-Rechenzentrum auf Achse“.

In dem Projekt „Stxmod“ entwickelt das Fraunhofer IZM gemeinsam mit Partnern einen Energie-effizienten „Stencil“-Prozessor, der zusammen mit HBM-Speicher auf einen Silizium-Interposer in HPC-Anwendungen zum Einsatz kommt (Stencil-Berechnungen sind eine Klasse von iterativen Algorithmen, die häufig in wissenschaftlichen Anwendungen, wie bei der Lösung von partiellen Differentialgleichungen Anwendung finden; diese Berechnungen aktualisieren die Elemente eines Arrays basierend auf einem festen Muster, dem so genannten Stencil).

Impulsgeber der Chip(let)-Revolution

Apecs ist eine Initiative im Rahmen des EU Chips Act. Sie hat zum Ziel, die europäischen Halbleiterfertigungskapazitäten zu stärken und die Innovationsfähigkeit der europäischen Halbleiterindustrie zu steigern.

Die erste Säule des Vorhabens wird mit insgesamt 730 Millionen Euro über eine Projektlaufzeit von viereinhalb Jahren unter der Bezeichnung „Chips of Europe“ gefördert. Die Umsetzung dieses ambitionierten Vorhabens erfolgt hauptsächlich durch eine paneuropäische Partnerschaft namens Chips Joint Undertaking (Chips JU).

Zusätzlich zu den Mitteln des European Chips Act haben auch einzelne EU-Länder und weitere Förderungen zusätzliche Finanzierung beigesteuert, darunter Belgien, Deutschland (das deutsche Bundesministerium für Bildung und Forschung, BMBF), Finnland, Frankreich, Griechenland, Österreich, Portugal und Spanien.

Die EU-Anstrengungen

Weitere 4,35 Millionen Euro stammen aus Mitteln des Landes Baden-Württemberg. Die Landesregierung Schleswig-Holstein hat aus dem Landesprogramm Wirtschaft im Januar 2025 zusätzliche 5,2 Millionen Euro beigesteuert. Auch Sachsen, Berlin, Bayern, Baden-Württemberg, Nordrhein-Westfalen, Brandenburg und Sachsen-Anhalt sind vertreten.

Den Halbleiterstandort Schleswig-Holstein repräsentiert das Fraunhofer Institut für Siliziumtechnologie ISIT. „Es ist ein großer Erfolg für das Fraunhofer ISIT im Rahmen von Apecs seine technologischen Fähigkeiten zu erweitern, neue Technologien für die Chipintegration zu entwickeln, und den Halbleiterstandort Itzehoe als Teil dieser High-Tech Pilotlinie im Rahmen des EU Chips Act zu positionieren,“ betonte Institutsleiter Professor Holger Kapels am Abend der Kabinettsentscheidung.

Im Rahmen der Pilotlinie konzentriert sich das Fraunhofer ISIT auf die heterogene Integration innovativer Funktionsmaterialien in komplexe Halbleitersysteme und Technologien wie MEMS, III/V-Halbleiter sowie neuartige Glassubstrate.

Europa verfügt über ein dynamisches Ökosystem aus Unternehmen in traditionellen Branchen, KMU und Start-ups, deren Zugang zu fortschrittlichen Technologien von ungewissen globalen Lieferketten abhängt. Die Apecs-Pilotlinie soll lokale, überregionale und internationale Industrieunternehmen in die Entwicklungen am ISIT einbeziehen, bestätigt Michael Mensing, Apecs-Projektkoordinator am Fraunhofer ISIT.

Professor Holger Hanselka, Präsident der Fraunhofer-Gesellschaft e.V., resümiert: „Die Apecs-Pilotlinie steht exemplarisch für den Brückenschlag zwischen Forschung und Wirtschaft.“ Apecs solle europäischen Firmen „einen niederschwelligen Zugang zu Cutting-Edge-Technologien ermöglichen“ und zur Entstehung sicherer und resilienter Halbleiterwertschöpfungsketten beitragen.

Laut einer Prognose des indischen Marktforschungsinstituts Prudour dürfte der europäische Chiplet-Markt von 0,697 Mrd. Dollar (2023) auf voraussichtlich 54,612 Mrd. Dollar im Jahre 2033 wachsen. Die jährliche Wachstumsrate (CAGR) würde in diesem Szenario im Prognosezeitraum astronomische 50,3 Prozent erreichen.

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