Carbon Nanotube Field-Effect Transistors für Energie-Effizienz und Geschwindigkeit im Server MIT und Analog Devices bauen RISC-V-Prozessor mit Kohlenstoff-Nanoröhrchen

Aufbauend auf einem herkömmlichen Silizium-Prozess haben Wissenschaftler des MIT zusammen mit Analog Devices einen RISC-V-Mikroprozessor mit Feldeffekttransistoren aus Kohlenstoff-Nanoröhrchen entwickelt.

Kohlenstoff-Nanoröhrchen (Nanotubes) sind bereits seit längerer Zeit die Hoffnungsträger der Forscher für die nächsten Computer-Generationen. Mit daraus aufgebauten CNFETs (Carbon Nanotube Field-Effect Transistors / Feldeffekttransistoren aus Kohlenstoff-Nanoröhrchen) sollen die Rechner der Zukunft nicht nur schneller arbeiten, sondern auch eine um den Faktor 10 bessere Energie-Effizienz aufweisen und damit umweltfreundlicher sein. Bisher gab es nur wenige Fortschritte, da eine Massenherstellung aufgrund der benötigten Reinheit der Nanoröhrchen und der bislang damit verbundenen hohen Anzahl von Defekten nicht zu realisieren war.

Einem Team aus 14 Forschern des Massachusetts Institute of Technology (MIT) in Cambridge / USA und von Analog Devices entwickelte nun eine neue Technik, die die Defektzahl deutlich limitiert und eine vollständige Funktionskontrolle bei der Herstellung von CNFETs unter Verwendung von Entwicklungsabläufen und Prozessen der traditionellen Halbleiterherstellung ermöglicht. Die Leistungsfähigkeit ihrer Entwicklung demonstrierten sie anhand eines voll funktionsfähigen 16-Bit-Mikrocontroller auf Basis der quelloffenen RISC-V-Architektur, den sie aus 14.000 komplementären Metall-Oxid-Halbleiter-CNFETs aufbauten.

Der RV16X-Nano getaufte Prozessor ist in der Lage, den gesamten RISC-V-Befehlssatz auszuführen, und verwendet dabei 32-Bit Befehle und 16-Bit Daten und Adressen. Als eines der ersten Programme arbeitete er eine modifizierte Variante von „Hello World“ ab und gab dazu „Hallo Welt! Ich bin RV16X-Nano und bin aus Kohlenstoff-Nanoröhrchen aufgebaut.“ auf Englisch aus.

Defekte und Kontaminationen mit neuer Technik verringert

Die Halbleitertechnologie des Mikroprozessors setzt auf einer früheren Version auf, die Max M. Shulaker, Professor für Elektrotechnik und Computerwissenschaften am MIT, zusammen mit anderen Forschern vor sechs Jahren entwickelt hatte. Diese wies aber lediglich 178 CNFETs auf und arbeitete mit 1-Bit Daten. Seitdem gingen Shulaker und seine MIT-Kollegen drei spezifische Herausforderungen bei der Herstellung der Bauelemente an: Materialfehler, Fertigungsfehler und funktionale Probleme.

Seit jeher seien die den Kohlenstoff-Nanoröhrchen innewohnenden Defekte ein „Fluch für den Einsatz“, sagt Shulaker. CNFETs benötigen Halbleitereigenschaften, um schalten zu können, aber unvermeidlicherweise ist ein kleiner Teil der Kohlenstoff-Nanoröhrchen immer metallisch und behindert das Schaltverhalten. Um solche Ausfälle zu vermeiden, werden Kohlenstoff-Nanoröhrchen mit einer Reinheit von etwa 99,999999 Prozent benötigt, was derzeit nicht herstellbar ist.

Die Forscher entwickelten eine Technik mit dem Namen DREAM (Design Resilience Against Metallic CNTs), die diese metallischen CNFETs so positioniert, dass sie nicht stören. Damit reduziert sich die Anforderung an die Reinheit der Kohlenstoff-Nanoröhrchen um vier Größenordnungen, was bedeutet, dass diese nur noch 99,99 Prozent beträgt, eine Reinheit, die heute schon beherrschbar ist.

Durch Simulationen konnten sie zudem Gate-Kombinationen ermitteln, die besonders robust gegenüber metallischen Kohlenstoff-Nanoröhrchen sind. Ein Programm für die Halbleiterentwicklung wurde anschließend so angepasst, dass dieses beim Entwurf eines neuen Bauelements nur die robusten Kombinationen verwendet und anfällige Kombinationen vermeidet.

Optimierte Methoden vereinfachen die Fertigung

Die Herstellung von CNFETs beginnt mit dem Abscheiden von Kohlenstoff-Nanoröhrchen in einer Lösung auf einen Wafer mit vorgefertigten Transistorarchitekturen. Dabei kleben immer wieder einige Nanoröhrchen zusammen und bilden größere Bündel, die den Chip kontaminieren.

Um diese Kontamination zu beseitigen, entwickelten die Forschen ein RINSE (Removal of Incubated Nanotubes through Selective Exfoliation) genanntes Vorgehen, welches Bündel fortspült, aber einzelne Kohlenstoff-Nanoröhrchen am Wafer belässt. Diese Technik führt zu einer 250-fachen Verringerung der Partikeldichte auf dem Chip im Vergleich zu anderen Methoden.

Außerdem beschäftigten sich die Forscher mit funktionellen Problemen von CNFETs. Für Rechenschaltungen werden N- und P-kanälige Transistoren benötigt. Bisherige Versuche, diese beiden Typen aus Kohlenstoff-Nanoröhrchen herzustellen, führten aber oft zu Transistoren variierender Leistung. Um dies zu umgehen, entwickelten die Wissenschaftler eine Technik mit dem Akronym „Mixed“ (Metal Interface Engineering Crossed with Electrostatic Doping), die die Funktion der Transistoren präzise festlegt.

Dabei binden sie bestimmte Metalle an jeden Transistor – Platin oder Titan –, wodurch sie diesen Transistor als P oder N-kanäligen Typen festlegen können. Anschließend beschichten sie die CNFETs in einer Oxidverbindung durch Atomschichtabscheidung, womit sie in der Lage sind, die Eigenschaften der Transistoren für spezielle Anwendungen zu optimieren.

So benötigen Server beispielsweise oft Transistoren, die sehr schnell sind, dabei aber eine große Energieaufnahme besitzen. Tragbare Geräte und medizinische Implantate hingegen sind auf eine geringe Leistungsaufnahme angewiesen, können aber mit langsameren Transistoren auskommen.

Der Übergang zur kommerziellen Herstellung ist eingeläutet

Der nächste Schritt ist nun die Überführung der Verfahren in die Produktion. Dazu haben die Forscher damit begonnen, die von ihnen entwickelten Techniken in einer Foundry zu implementieren. Auch wenn sie noch nicht sagen können, wann vollständig aus Kohlenstoff-Nanoröhrchen hergestellte Bauelemente letztendlich kommerziell verfügbar sein werden, so geht Max M. Shulaker davon aus, dass es weniger als fünf Jahre sein könnten: „Es ist nicht mehr eine Frage, ob die Technik kommt, sondern wann.“

Hinweis:Die vollständige Forschungsarbeit wurde in der Ausgabe 572 der Zeitschrift Nature am 29. August 2019 veröffentlicht. DataCenter-Insider hat den Text vom Schwesterportal „Elektronik Praxis“ übernommen.

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