Die (R)Evolution der Rechenzentren; Teil 15

IEEE 802.3ba 40/100 GbEthernet – PCS Lane Distribution

22.03.2011 | Autor / Redakteur: Dr. Franz-Joachim Kauffels / Andreas Donner

Durch die Flexibilität von PCS Lane Distribution spielen auch Übertragungssysteme mit unterschiedlichen Lane-Konfigurationen problemlos zusammen; Bild: Dr. Franz-Joachim Kauffels
Durch die Flexibilität von PCS Lane Distribution spielen auch Übertragungssysteme mit unterschiedlichen Lane-Konfigurationen problemlos zusammen; Bild: Dr. Franz-Joachim Kauffels

Die Taktung normaler VLSI-Schaltkreise liegt weit unter dem, was man für die serielle Behandlung eines 40- oder gar 100-GbE-Datenstroms benötigt. Die PCS Lane Distribution ist eine standardisierte Methode, auch 40- oder 100-GbE-Schaltkreise weitestgehend mit VLSI-Technik aufzubauen und somit substantiell für wirtschaftlich sinnvolle Systeme bis in den Terabit-Bereich.

Wie aus der IEEE 802.3ba-Architektur deutlich sichtbar wird, vermittelt die PCS (Physical Coding Sublayer) zwischen der PMA-Teilschicht und dem betreffenden MII. Die PCS hat die Aufgabe, die Datenbits in Codegruppen für die Übertragung via PMA einzuteilen bzw. in der Gegenrichtung die Decodierung vorzunehmen. Dies ist ein wesentliches Konzept zur Durchsetzung des Skalierbaren Ethernets und zur Erleichterung der Implementierung.

Immerhin ist es vom Standunkt eines Chip-Entwicklers aus betrachtet so, dass man möglichst große Teile der Funktionalität mit möglichst billigen VLSI-Komponenten hoher Parallelität aufbauen möchte. Die Taktung normaler VLSI-Schaltkreise liegt aber weit unter dem, was man für die serielle Behandlung eines 40- oder gar 100-GbE-Datenstroms benötigen würde. Die PCS Lane Distribution ist eine standardisierte Methode, auch 40- oder 100-GbE-Schaltkreise weitestgehend mit VLSI-Technik aufzubauen und somit absolut substantiell für wirtschaftlich sinnvolle Systeme bis in den Tbit/s.-Bereich.

IEEE 802.3ba hat als Basis für die 40 und 100 GbE PCS ein System mit dem Namen Multi Lane Distribution (MLD) entworfen. MLD bringt einen geringen Overhead mit; siehe Abbildung 1.

Das flexible und skalierbare MLD-Schema für die PCS wurde so entworfen, dass alle definierten PHY-Typen für 40 und 100 GbE unterstützt werden. Außerdem ist es so gestaltet, dass es auch alle denkbaren zukünftigen PCS-Definitionen, die sich z.B. durch Fortschritte in der Übertragungstechnologie ergeben, abdecken kann. Die PCS hat darüber hinaus noch folgende Aufgaben:

  • Erzeugung der Frames
  • Transport von Kontrollsignalen
  • Sicherstellung der notwendigen Transitionsdichte für die Taktungen, die von den zugrunde liegenden optischen oder elektrischen Übertragungstechniken benötigt werden
  • Aufteilung und Wiederzusammenbau von Informationen, die über parallele Lanes laufen.

Die PCS übernimmt das 64B/66B-Codierschema, welches wir schon von 10 GbE kennen. Es hat eine Reihe nützlicher Eigenschaften einschließlich geringem Overhead und hinreichendem Code-Raum für notwendige Code-Wörter, die ebenfalls konsistent zu 10 GbE sind.

Das in der PCS implementierte MLD-Schema basiert grundsätzlich auf dem sog. „Striping“ der 66B-Ströme auf die multiplen Lanes. Der amerikanische Ausdruck ist sehr plastisch, denn ein 66B-Strom wird tatsächlich „in Streifen geschnitten“, und zwar in so viele, wie es Lanes gibt.

Die Abbildung der Lanes auf die zur Verfügung stehenden optischen oder elektrischen Übertragungskanäle wird in der Implementierung dadurch erschwert, dass die zwei Gruppen von Schnittstellen (auf jeder Seite) nicht notwendigerweise aufeinander abgestimmt sind. Vor allem gibt es Unterschiede in der Entwicklung von „normalen“ elektrischen integrierten Schaltungen und der optischer integrierter Elemente.

Durch das Konzept der PCS-Lanes wurde erreicht, dass man die Entwicklungen bei den elektrischen Schalkreisen, z.B. hinsichtlich der Bandbreite oder der Signalweite, von denen der optischen Elemente, z.B. hinsichtlich VCSELs und Modulation, abkoppeln und eigentlich zu jeder Zeit die günstigsten Entwicklungen zu einem Transceiverdesign zusammensetzen kann.

Daher übt die PCS bei der Sendung die Codierung und das Scrambling auf dem aggregierten Kanal (40 oder 100 G) aus, bevor die 66B-Blocks mit einem Round Robin-Verfahren auf die Lanes gescrambelt werden, siehe hierzu Abbildung 2.

Anzahl benötigter PCS-Lanes

Die Anzahl der benötigten PCS-Lanes ist das kleinste gemeinsame Vielfache der erwarteten Bandbreiten von optischen oder elektrischen Übertragungsschnittstellen. Für 100 GbE hat man sich auf 20 Lanes festgelegt. Damit kann man dann Systeme mit 1, 2, 4, 5, 10 oder 20 Kanälen bzw. Wellenlängen unterstützen. Für 40 GbE hat man sich auf 4 Lanes festgelegt, das bedeutet mögliche Systeme mit 1, 2 oder 4 Kanälen oder Wellenlängen.

Sobald die PCS Lanes kreiert sind, können sie auf jede der unterstützten Kanalbandbreiten gemultiplext werden. Das Konzept unterstützt also Übertragungssysteme mit Kanalbandbreiten von 100, 50, 25, 20, 10 oder 5 Gb. Jede PCS Lane hat einen eindeutigen Marker, der periodisch eingesetzt wird. Das gesamte Multiplexing findet auf Bit-Ebene statt. Durch das Round Robin Verfahren kann es passieren (eigentlich immer), dass verschiedene Lanes auf eine einzige physikalische Übertragungsschnittstelle gemultiplext werden. Jede Lane bringt ja nur 5 Gb; wenn also z.B. Übertragungskanäle von 25 Gb zur Verfügung stehen, werden 5 Lanes in eine Übertragungsschnittstelle gemultiplext.

Eine einzigartige Eigenschaft der PCS ist es, dass alle Lanes, gleich auf welche Übertragungsbandbreite sie gemultiplext werden, einem einheitlichen physikalischen Übertragungsweg folgen. Das versetzt den Empfänger in die Lage, den aggregierten Kanal vollständig zu reassemblieren. Hierzu werden zunächst die Bits einer Lane wieder zusammengefügt, um die Lane wieder als Ganzes zurückzubekommen und dann die Lanes wieder zusammengesetzt. Dies dient der Kompensation jeglicher Asymmetrie, die auf dem Übertragungsweg, z.B. durch chromatische oder andere Dispersion entstanden sein kann. Dabei ist natürlich auch der eindeutige Lane-Marker wichtig. Der Platz für diese Lane-Marker wird durch periodische Inter Frame Gaps erzeugt. Diese Marker sieht man auch in der Abbildung 2.

Der aufmerksame Leser wird sich schon gefragt haben, wieso für 100 G ausgerechnet 20 Lanes festgelegt wurden. Das ist eigentlich ganz einfach. Jede Lane hat dann eine „Schrittgeschwindigkeit“ von 5 G. Das ist die heute allgemein gültige Schmerzgrenze für CMOS-Schaltkreise. Der wesentliche Vorzug der MLD-Methode ist, dass alle wesentlichen Funktionen für Codierung, Scrambling und Asymmetrieausgleich in billiger CMOS-Technologie ausgeführt werden können und außer dem Bitmultiplexing nur noch minimale Bearbeitungsschritte für die (teure, z.B. Ga-As-basierte) Hochgeschwindigkeitselektronik in den optischen Modulen übrig bleiben.

weiter mit: Die PMA-Teilschicht

 

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