Suchen

Low Latency Networks im Überblick, Teil 2

Aufbau und Betrieb von Netzen mit geringer Latenz – konzeptionelle Grundlagen

Seite: 2/3

Firmen zum Thema

Reduktion der Latenz jedes einzelnen Knotens im Netz

Bei den hier betrachteten Netzen betrifft das vornehmlich die Switches, aber natürlich auch die Adapterkarten.

Latenzarme integrierte Schaltkreise

Der Kern für die Entwicklung latenzminimierter Knoten sind spezialisierte Switch-Chips einer völlig neuen Generation. Sie können als einzelnes Bauelement viel mehr als die konventionellen ASICs.

Bildergalerie

Bildergalerie mit 10 Bildern

Es gibt grundsätzlich zwei Arten dieser neuen Switch-ASICs:

  • ASICs, deren Arbeitsweise auf einem zentralen Speicher beruht
  • ASICs, deren Arbeitsweise auf einem angereicherten Cross-Bar-Switch beruht

Beide Arten sind im Markt vertreten und führen zu Produkten mit unterschiedlichen Fähigkeiten und Leistungsmerkmalen. Wir werden das weiter vertiefen, blicken aber zunächst auf die beiden grundsätzlichen Konstruktionen.

Switch-ASICs mit zentralem Speicher

Die Hersteller nennen diese Bauelemente je nachdem auch Ethernet Switches oder Switchrouter, was natürlich zunächst zu Verwirrung führen kann. Um einen Switch, den man anfassen und benutzen kann, zu erhalten, muss ein solcher Switch ASIC eingebaut werden und noch ein paar zusätzliche Elemente wie Stromversorgung und natürlich Transceivermodule für die Schnittstellen bekommen. Optional kann man auch noch einen zusätzlichen Steuerprozessor hinzugesellen. In Abbildung 2 sehen wir den Aufbau eines typischen Switches mit dem Switch-ASIC als zentrale Komponente. Man kann einen solchen Switch-ASIC aber auch sehr geschickt anders einbauen, wie wir sehen werden.

Damit das jetzt in diesem Artikel keine reine Theorie bleibt, betrachten wir eine komplette Produktfamilie und ihre Möglichkeiten: die Focal Point FM 4000 Serie von Fulcrum Microsystems. Die Mitglieder der FM-4000-Familie von Switch-ASICs haben 24 10 GbE Ports im Rahmen einer latenzarmen Switch-Architektur mit zusätzlich integrierten umfangreichen Layer-3-Fähigkeiten.

Erweiterte Verkehrsklassifikation und Congestion Management (DCB-Funktionen!) gehören genauso dazu wie zusätzliche Schnittstellen zur Systemsteuerung. Die Switch-ASICs enthalten alle Funktionen, die notwendig sind, um Ethernet im Rahmen eines konvergierten RZ-Netzes für IPC, Speicher- und Datenverkehr zu benutzen. Hier nur einige der Funktionen eines solchen Chips:

  • 300 Nanosekunden (!!!) Latenz mit aktivierten Access Control Lists und aktiviertem Routing
  • bis zu 24 XAUI (CX-4)-Schnittstellen, wobei jedes Interface 10/100/1000/2500 SGMII unterstützt
  • Cut-Through und Store-and-Forward Modus
  • 360 Millionen Pakete pro Sekunde
  • bis zu 16K IPv4 und bis zu 4K IPv6 Lookups
  • 16K ARP-Tabelle
  • vollumfängliches Multicast Routing
  • vollständige VLAN-Replikation mit Multicast Routing
  • bis zu 4K extended ACLs, L2/L3/L4 ACLs, egress ACL Unterstützung
  • 16K MAC-Tabelle
  • Jumbos bis 16.376 Bytes
  • Multicast, Multiple Spanning Tree 802.1D,s,w
  • VLAN-Learning, umfangreicher 802.1 VLAN-Support
  • Multi-Chip-Mirroring, Multi-Chip LAG
  • Line Rate Classification L2/L3/L4, 802.1p, IPv4 und IPv6 DSCP
  • 802.3x Multi Colour PAUSE, 802.3ar
  • Verkehrstrennung durch Shared Memory, flexibles Scheduling, 200 Warteschlangen
  • 802.1X Port based Security, MAC-Adress based Security

Durch verschiedene Programmierschnittstellen kann man den Switch ASICs noch mehr beibringen, vor allem die 200 Warteschlangen mit dem flexiblen Scheduling sind hier besonders chic. Zwei Dinge werden hier aber besonders klar:

  • geringe Latenz muss keineswegs mit Funktionsarmut einhergehen – und
  • latenzarme Switches fügen sich auch in ein insgesamt eher konservatives Netzdesign ein. Man muss nicht das ganze Netz völlig neu gestalten, um an wichtigen Stellen, z.B. bei der Kommunikation zwischen virtualisierten Servern und Speichern, Latenzarmut zu gewährleisten!

In der Abbildung 3 werfen wir einen Blick in den Chip, so weit uns das der Hersteller gestattet. Kern ist ein ultraschneller Speicher. Die einfachste denkbare Organisation ist, jedem Ausgangsport einen Speicherbereich zuzuordnen und ankommende Pakete durch Umsetzung ihrer Zieladresse auf eine Speicheradresse direkt in diesen Speicherbereich zu packen. Das kann man dann weiter differenzieren, z.B. in dem man den Speicherbereich für einen Ausgangsport in mehrere Teilbereiche unterteilt, die ihrerseits die prioritätsbasierten Warteschlangen repräsentieren.

Die Entleerung durch den Ausgangsport geschieht mittels eines portbasierten Schedulers. Wenn man einen Speicher als Basis des Switchings nimmt, kann man die Abarbeitung in fast beliebiger Weise organisieren. Wir wissen nicht, welchen VLSI-Herstellungsprozess Fulcrum verwendet, Standard CMOS wäre in jedem Fall zu langsam.

An diesem Speicher wird aber auch klar, dass ein so aufgebauter Switch-ASIC die DCB-Funktionen erstklassig implementieren kann – aber auch von ihnen abhängig ist.

Die DCB-Funktionen bedeuten, dass eine 10-GbE-Leitung von mehreren Diensten gleichzeitig benutzt wird. Die Aufteilung der Leitung wird durch die ETS-Funktionen vorgenommen. Die dadurch entstehenden Verkehrsströme werden in vordefinierte Warteschlangen gesteckt, deren Abarbeitung gemäß der differenzierten Priorisierung geschieht; siehe hierzu Abbildung 4.

weiter mit: Mehr Speed durch richtige Organisation

Artikelfiles und Artikellinks

(ID:2048916)